用VHDL設(shè)計(jì)4位全加器源程序

先由一個(gè)半加器構(gòu)成一個(gè)全加器，再由4個(gè)1位全加器組成4位加法器，加法器間的進(jìn)位可以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相臨的高位加法器的最低進(jìn)位輸入信號(hào)cin相接。而1位全加器可以按照?qǐng)D2-1和2-2的方法來(lái)完成。