用VHDL設(shè)計4位全加器源程序

先由一個半加器構(gòu)成一個全加器，再由4個1位全加器組成4位加法器，加法器間的進(jìn)位可以串行方式實現(xiàn)，即將低位加法器的進(jìn)位輸出cout與相臨的高位加法器的最低進(jìn)位輸入信號cin相接。而1位全加器可以按照圖2-1和2-2的方法來完成。