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HDL？這是一個(gè)初學(xué)者最常見的問題。其實(shí)兩種語言的差別并不大，它們的描述能力也類似。掌握其中一種語言以后，可以通過短期的學(xué)習(xí)，較快的學(xué)會(huì)另外一種語言。選擇何種語言主要還是看周圍的人群的使用習(xí)慣，這樣便于日后的學(xué)習(xí)和交流。當(dāng)然，如果是集成電路(ASIC)設(shè)計(jì)人員，則必須首先掌握 Verilog HDL,因?yàn)樵贗C設(shè)計(jì)領(lǐng)域，90%以上的公司都是采用Verilog HDL進(jìn)行IC設(shè)計(jì)的。對(duì)于FPGA/CPLD設(shè)計(jì)者而言，兩種語言可以自由選擇。
學(xué)習(xí)HDL語言的時(shí)候有以下幾點(diǎn)提示
1．了解HDL的可綜合性問題。HDL有兩種用途：系統(tǒng)仿真和硬件實(shí)現(xiàn)。如果程序只用于仿真，那么幾乎所有的語法和編程方法都可以使用。但如果我們的程序是用于硬件實(shí)現(xiàn)，那么我們就必須保證程序的可綜合（程序的功能可以用硬件電路實(shí)現(xiàn)）。我們應(yīng)該牢記一點(diǎn)：所有的HDL描述都可以用于仿真，但不是所有的 HDL描述都能用硬件實(shí)現(xiàn)。
2．用硬件電路設(shè)計(jì)的思想來編寫HDL。學(xué)好HDL的關(guān)鍵是充分理解HDL語句和硬件電路的關(guān)系。編寫HDL，就是在描述一個(gè)電路，不能用純軟件的設(shè)計(jì)思 路來編寫硬件描述語言。
3．語法掌握貴在精，不在多。30%的基本HDL語句就可以完成95%以上的電路設(shè)計(jì)，很多生僻的語句并不能被所有的綜合軟件所支持，程序移植或者更換平臺(tái)的時(shí)，容易產(chǎn)生兼容性問題，也不利于他人閱讀和修改。
4．HDL語言與原理圖輸入法的關(guān)系。HDL和傳統(tǒng)原理圖輸入法的關(guān)系就好比高級(jí)語言與匯編語言的關(guān)系。HDL語言可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好、效率高、比較直觀，但設(shè)計(jì)大規(guī)模CPLD/FPGA時(shí)顯得繁瑣，移植性差，在真正CPLD/FPGA設(shè)計(jì)中，通常建議采用原理 圖和HDL相結(jié)合的方法來設(shè)計(jì)。
1、Project 是由頭做到尾都自己來, 不用別人的 IP 那麼, 我想問題不大, 但如果你未來會(huì)開 ASIC 需要整合IP 供應(yīng)商的 IP 那麼建議你用 Verilog!
2、以前的一個(gè)說法是：在國外學(xué)界VHDL比較流行，在產(chǎn)業(yè)界Verilog比較流行。
3、說技術(shù)上有多大優(yōu)勢(shì)都是沒什么意義的，有些東西也不是技術(shù)決定的，大家都覺得VHDL沒前途，它就沒有前途了。
4、 VHDL太陳腐了。Verilog2001標(biāo)準(zhǔn)剛推出來沒兩年，明年又要推出verilog2005標(biāo)準(zhǔn)了，現(xiàn)在草案都是第三稿了。再看看VHDL，一點(diǎn)發(fā)展動(dòng)靜都沒有，怎么能跟得上時(shí)代的要求啊，怎么能做得了系統(tǒng)級(jí)概念設(shè)計(jì)、集成、仿真和驗(yàn)證啊
5、verilog適合算法級(jí)，rtl，邏輯級(jí)，門級(jí)，而vhdl適合特大型的系統(tǒng)級(jí)設(shè)計(jì)，，也就是在系統(tǒng)級(jí)抽象方面比verilog好
6、I know both languages equally well.When asked which one I prefer,I usually answer that I was asked the wrong question.The right question should be"Which one do I hate the least?"And the answer to that question is :"the one I'm not currently working with".
7、Verilog code 運(yùn)行快，simulation performance 好，所以netlist都用verilog，VHDL package 比較好，但寫得費(fèi)事...。
8、國內(nèi)VHDL看到的更多一些，國外應(yīng)該都是Verilog，你看看常見的這些EDA軟件對(duì)Verilog的支持程度就知道了，如Modelsim、Debussy、Synplify、LDV。
從我的實(shí)踐看，絕對(duì)是Verilog流行，當(dāng)然，也可能是我孤陋寡聞了，
選擇哪個(gè)語言其實(shí)是跟你在哪個(gè)公司上班有關(guān)，公司用哪個(gè)你就得用哪個(gè)，如果你現(xiàn)在還沒有上班，那你要看看你要應(yīng)聘哪個(gè)公司。
從電路設(shè)計(jì)上說，道理都是相通的，上手還是不成問題，不過從語言、語法的角度講，差異還是很大的，要發(fā)揮語言、代碼本身的全部功能、潛力，沒有一兩年的使用是不行的。
9、應(yīng)該說隨著IC設(shè)計(jì)的發(fā)展，用Verilog的越來越多，VHDL越來越少，我感覺這絕對(duì)是一個(gè)趨勢(shì)。
其實(shí)語言本身是其次，重要的是你所在的團(tuán)隊(duì)、公司用的是什么。
你可能誤解了，國內(nèi)幾個(gè)大公司IC設(shè)計(jì)都是用的Verilog，如huawei、中興等。
10、Verilog就像C；
VHDL就像PASCAL；
11、VHDL比較嚴(yán)謹(jǐn)，Verilog比較自由，初學(xué)還是用VHDL比較好，初學(xué)用Verilog會(huì)比較容易出錯(cuò)。
在國外，VHDL是本科課程，Verilog是研究生課程。
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2020-12-5 11:57 上傳
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