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寄存器是數(shù)據(jù)儲(chǔ)存單元的抽象。寄存器數(shù)據(jù)類型的關(guān)鍵字是reg.通過賦值語句可以改變寄存器儲(chǔ)存的
值，其作用與改變觸發(fā)器儲(chǔ)存的值相當(dāng)。Verilog HDL語言提供了功能強(qiáng)大的結(jié)構(gòu)語句使設(shè)計(jì)者能有
效地控制是否執(zhí)行這些賦值語句。這些控制結(jié)構(gòu)用來描述硬件觸發(fā)條件，例如時(shí)鐘的上升沿和多路器
的選通信號(hào)。在行為模塊介紹這一節(jié)中我們還要詳細(xì)地介紹這些控制結(jié)構(gòu)。reg類型數(shù)據(jù)的缺省初始
值為不定值，x。
reg型數(shù)據(jù)常用來表示用于“always”模塊內(nèi)的指定信號(hào)，常代表觸發(fā)器。通常，在設(shè)計(jì)中要由“always”
塊通過使用行為描述語句來表達(dá)邏輯關(guān)系。在“always”塊內(nèi)被賦值的每一個(gè)信號(hào)都必須定義成reg
型。
reg型數(shù)據(jù)的格式如下：
reg [n-1:0] 數(shù)據(jù)名1,數(shù)據(jù)名2,… 數(shù)據(jù)名i;
或
reg [n:1] 數(shù)據(jù)名1,數(shù)據(jù)名2,… 數(shù)據(jù)名i;
reg是reg型數(shù)據(jù)的確認(rèn)標(biāo)識(shí)符，[n-1:0]和[n:1]代表該數(shù)據(jù)的位寬，即該數(shù)據(jù)有幾位（bit)。最后
跟著的是數(shù)據(jù)的名字。如果一次定義多個(gè)數(shù)據(jù)，數(shù)據(jù)名之間用逗號(hào)隔開。聲明語句的最后要用分號(hào)表
示語句結(jié)束。看下面的幾個(gè)例子：
reg rega; //定義了一個(gè)一位的名為rega的reg型數(shù)據(jù)
reg [3:0] regb; //定義了一個(gè)四位的名為regb的reg型數(shù)據(jù)
reg [4:1] regc, regd; //定義了兩個(gè)四位的名為regc和regd的reg型數(shù)據(jù)
對(duì)于reg型數(shù)據(jù)，其賦值語句的作用就象改變一組觸發(fā)器的存儲(chǔ)單元的值。在Verilog中有許多構(gòu)造
(construct)用來控制何時(shí)或是否執(zhí)行這些賦值語句。這些控制構(gòu)造可用來描述硬件觸發(fā)器的各種具
體情況，如觸發(fā)條件用時(shí)鐘的上升沿等，或用來描述具體判斷邏輯的細(xì)節(jié)，如各種多路選擇器。reg
型數(shù)據(jù)的缺省初始值是不定值。reg型數(shù)據(jù)可以賦正值，也可以賦負(fù)值。但當(dāng)一個(gè)reg型數(shù)據(jù)是一個(gè)表
達(dá)式中的操作數(shù)時(shí)，它的值被當(dāng)作是無符號(hào)值，即正值。例如：當(dāng)一個(gè)四位的寄存器用作表達(dá)式中的
操作數(shù)時(shí)，如果開始寄存器被賦以值-1,則在表達(dá)式中進(jìn)行運(yùn)算時(shí)，其值被認(rèn)為是+15。
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