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在Verilog HDL語言中，算術(shù)運算符又稱為二進(jìn)制運算符，共有下面幾種：
1) + (加法運算符,或正值運算符,如 rega＋regb，＋3)
2) － (減法運算符，或負(fù)值運算符，如 rega－3,－3)
3) × (乘法運算符，如rega*3)
4) / (除法運算符，如5/3)
5) % (模運算符，或稱為求余運算符，要求％兩側(cè)均為整型數(shù)據(jù)。如7％3的值為1)
在進(jìn)行整數(shù)除法運算時，結(jié)果值要略去小數(shù)部分，只取整數(shù)部分。而進(jìn)行取模運算時，結(jié)果值的符號
位采用模運算式里第一個操作數(shù)的符號位。見下例。
模運算表達(dá)式 結(jié)果 說明
10%3 1 余數(shù)為1
11%3 2 余數(shù)為2
12%3 0 余數(shù)為0即無余數(shù)
-10%3 -1 結(jié)果取第一個操作數(shù)的符號位,所以余數(shù)為-1
11%3 2 結(jié)果取第一個操作數(shù)的符號位,所以余數(shù)為2.
注意： 在進(jìn)行算術(shù)運算操作時，如果某一個操作數(shù)有不確定的值x，則整個結(jié)果也為不定值x。
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