基于FPGA可控分頻器設(shè)計(jì)資料

ID:704585 · 發(fā)表于 2021-3-21 19:21

方案一，此方法為傳統(tǒng)的設(shè)計(jì)方法，如果分頻系數(shù)N為偶數(shù)，采用具有二狀態(tài)觸發(fā)的（J,K）觸發(fā)器或（D）觸發(fā)器即可實(shí)現(xiàn)所要（求的）分頻；如果分頻系數(shù)N為奇數(shù)，根據(jù)公式fp=2f/2N，則先對基準(zhǔn)信號倍頻，再進(jìn)行偶數(shù)分頻（占空比為50%）。
顯然這種方案不但設(shè)計(jì)復(fù)雜而且還大大降低了FPGA的工作頻率，所以這種方法只會在設(shè)計(jì)一些分頻系數(shù)較低且固定的場合下用到。
方案二，當(dāng)分頻系數(shù)N為偶數(shù)時，計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器計(jì)數(shù)小于N/2時輸出1，計(jì)數(shù)大于等于N/2則輸出0；當(dāng)分頻系數(shù)N為奇數(shù)時，計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器小于（N+1）/2時輸出0，計(jì)數(shù)等于(N+1)/2時則輸出0到1的跳變信號，且此跳變信號必須在標(biāo)準(zhǔn)時鐘的下降沿跳變（滿足50%占空比），計(jì)數(shù)大于（N+1）/2時則輸出1。
很明顯，采用這種方案沒有利用倍頻，可以充分利用器件的最高工作頻率，且輸出信號的占空比為50％。流程圖如下：

但是在現(xiàn)實(shí)中我們很快發(fā)現(xiàn)用單計(jì)數(shù)器根本不能實(shí)現(xiàn)對雙邊沿的探測。所以說這個方案只能在理論上成立，實(shí)際上根本做不出來。
方案三，這里我們對方案二進(jìn)行了改進(jìn)，采用雙計(jì)數(shù)器實(shí)現(xiàn)同樣的功能，這也是本設(shè)計(jì)的突破點(diǎn)和創(chuàng)新點(diǎn)所在。當(dāng)分頻系數(shù)N為偶數(shù)時，方法同上；當(dāng)分頻系數(shù)N為奇數(shù)時，采用雙計(jì)數(shù)器計(jì)數(shù)。兩個計(jì)數(shù)器同時計(jì)數(shù)，一個沿上升沿計(jì)數(shù)，另一個則沿下降沿計(jì)數(shù)。計(jì)數(shù)器從0到N-1循環(huán)計(jì)數(shù)，且計(jì)數(shù)器計(jì)數(shù)小于（N－1）/2時輸出1，計(jì)數(shù)大于等于（N－1）/2則輸出0。在這樣的控制方式下，分頻后輸出的波形恰好相差1/2時鐘周期，將兩個波形進(jìn)行或（or）操作后,即可得到所要的波形（占空比50%）。下面是用這種方法進(jìn)行5分頻時的波形圖：
其中，clk1是兩計(jì)數(shù)器的時鐘，p1是計(jì)數(shù)器1的輸出波形，p2是計(jì)數(shù)器2的輸出波形，q是最終的輸出波形。
可見經(jīng)過這樣一個小小的技術(shù)改進(jìn)，不但沒有增加設(shè)計(jì)的復(fù)雜性，而且真正的實(shí)現(xiàn)了奇數(shù)分頻的等占空比。
因此在奇數(shù)的等空比分頻上我們最終選擇了方案三。
3.1.3 非等占空比的設(shè)計(jì)
由于非等占空比的分頻器設(shè)計(jì)較為簡單，現(xiàn)實(shí)的技術(shù)也很成熟，從科技創(chuàng)新本身來說，真正創(chuàng)新的內(nèi)容不多，所以在這里我們就不多加說明。
下面介紹的一種非等占空比的分頻器是我們在做項(xiàng)目過程中發(fā)現(xiàn)的一種比較有特點(diǎn)分頻器，其設(shè)計(jì)思想如下：
在一般的計(jì)數(shù)器中，參與計(jì)數(shù)（電平有變化）的計(jì)數(shù)器最高位的輸出波形就是以此計(jì)數(shù)器的模數(shù)為分頻系數(shù)的分頻器。由這一思想，只需根據(jù)輸入的分頻系數(shù)判斷出參與計(jì)數(shù)的計(jì)數(shù)器最高位，把此計(jì)數(shù)器的此位波形輸出即可得到所要波形。如10進(jìn)制計(jì)數(shù)器，其最高位第四位的輸出波形是輸入波形的10分頻。波形圖如下：

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