基于FPGA的PLL動(dòng)態(tài)輸出設(shè)計(jì)

ID:522457 · 發(fā)表于 2021-9-23 11:59

如圖所示，為整個(gè)控制系統(tǒng)的結(jié)構(gòu)框圖。主要使用到了ALT_PLL_RECONGIG IP、ALTPLL IP、rom ip。主要工作原理是通過外部信號選擇不同的rom文件（也就是PLL的配置文件），將其傳輸給alt_pll_recongig,進(jìn)行配置。
ROM開頭的為rom ip,rom_sw為rom 輸出信號的選擇器。
pll_sw為alt_pll_recongig ip,vga_pll為altpll ip。
其余零散的邏輯門電路等，為case語句構(gòu)成的狀態(tài)機(jī)，主要是用于控制write_from_rom信號和reconfig信號。具體過程是將write_from_rom信號拉高后拉低，然后檢測busy是否為0，busy為0后將reconfig拉高后拉低，完成后alt_pll_recongig ip為根據(jù)所選的rom ip 中的內(nèi)容配置pll的輸出，從而完成PLL的動(dòng)態(tài)配置過程。（相關(guān)代碼見下一貼）

ID:522457 · 發(fā)表于 2021-9-24 16:40

ID:997210 · 發(fā)表于 2021-12-26 22:31

看不到代碼呢

帳號		自動(dòng)登錄	找回密碼
密碼			立即注冊