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Verilog在仿真中時(shí)鐘沿的問(wèn)題——關(guān)于IEEE中Verilog SEQ

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ID:262 發(fā)表于 2014-6-8 20:52 | 顯示全部樓層 |閱讀模式
阻塞賦值和非阻塞賦值除了說(shuō)賦值的發(fā)生結(jié)構(gòu)不一樣外,其深層原因是什么?為什么時(shí)序電路必須要用非阻塞賦值,而組合電路使用阻塞賦值呢?請(qǐng)看下文:







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