找回密碼
 立即注冊

QQ登錄

只需一步，快速開始

搜索
查看: 3528|回復(fù): 0
收起左側(cè)

Verilog在仿真中時鐘沿的問題——關(guān)于IEEE中Verilog SEQ

[復(fù)制鏈接]
ID:262 發(fā)表于 2014-6-8 20:52 | 顯示全部樓層 |閱讀模式
阻塞賦值和非阻塞賦值除了說賦值的發(fā)生結(jié)構(gòu)不一樣外，其深層原因是什么？為什么時序電路必須要用非阻塞賦值，而組合電路使用阻塞賦值呢？請看下文：







回復(fù)

使用道具 舉報

您需要登錄后才可以回帖 登錄 | 立即注冊

本版積分規(guī)則

小黑屋|51黑電子論壇 |51黑電子論壇6群 QQ 管理員QQ:125739409;技術(shù)交流QQ群281945664

Powered by 單片機教程網(wǎng)

快速回復(fù) 返回頂部 返回列表