前段時間有人在網(wǎng)上問以下一段代碼，代表什么意思。
初看這段代碼，發(fā)現(xiàn)這里的din有兩次進行賦值，首先是進行din的自加1操作，然后去判斷en的值，為1的話然后將另外一個值減1在賦值給din，那最終的結(jié)果應(yīng)該為什么了？
為此，特意寫了一段代碼，以及給代碼的測試激勵來測試輸出結(jié)果為什么。
代碼如下：
用modelsim進行仿真。其仿真圖如下所示：
從上圖中進行分析
在復(fù)位信號為低電平，即復(fù)位信號有效。輸出b的結(jié)果一直為0.
當(dāng)復(fù)位信號沒有效的時候，而且en為低電平，每當(dāng)一個時鐘的上升沿，輸出b的值自加1一次。
當(dāng)en為高電平的時候，輸出b的值為輸入a的值。。
其實，對于verilog中的always塊中的信號賦值，如果采用的是非阻塞，也就是<=賦值。
每次<=賦值后，值不是立即更新，而是要等待所有的<=賦值結(jié)束后，才進行更新。而<=右邊的值，都是最初始的值，不是計算后的值。
分析上面那段代碼，在時鐘的上升沿，
b <= b + 1'b1; b的值自加1，但是因為是<=賦值，因此b的值還沒有改變，依然還是沒有自加1時候的b。
if( en ) b <= a; 當(dāng)判斷en為1的時候，a的值就賦值給b，但是也不是立刻改變，要等所有always塊中的<=賦值結(jié)束后，才會改變。
這個時候，我們就發(fā)現(xiàn)了矛盾，首先b的值自加1，但是同時再把a的值給b，這就給人一種雙重賦值的感覺，因為verilog的語句是并行執(zhí)行，兩個都同時執(zhí)行，那最后b的值為什么。
其實，這就要追朔到verilog這個語言對<=賦值的規(guī)定了。。。verilog規(guī)定，所有的<=賦值后，值不是立刻改變，而是要等所有的<=賦值后才進行改變，而對同一個變量，如果進行多次<=賦值，那最終的賦值結(jié)果以最后一個<=賦值結(jié)果為準(zhǔn)。
所以說，對于上面那個代碼，雖然對b進行了兩次<=賦值操作，但是最后一個<=賦值是 b<=a,所以最后的結(jié)果是把a的值賦值給b，仿真結(jié)果說明了這點。
其實，上面那個代碼功能其實是一個選擇器，當(dāng)en為1的時候，輸出的值b等于輸入的值a，否則輸出的值b就自加1.
由上面代碼，可總結(jié)到，對于同一個alywas塊中的<=賦值，如果同一個信號進行多次<=賦值，那么結(jié)果，那個信號以最后一個賦值結(jié)果為準(zhǔn)，也就是前面的賦值都是無效的。。
所以說，以下賦值：（假設(shè)初始a的值為0）
a < = a+1’b1;
a <= a +1’b1;
a <= a +1’b1;
**** (若干次對a賦值)
a <= a +1’b1;
最后a的值都是為1。也就是初始的a的值加1，也就是最后一句語句表達的。。。。其中間的賦值通通都被省略了。。。
| 
