ise報錯 < NET "USB_CLK" CLOCK_DEDICATED_ROUTE = FALSE

ID:99624 · 發(fā)表于 2015-12-27 03:35

一段時間沒寫程序了，昨晚找出以前寫的一個verilog程序試試手。
我定義了一個輸入信號USB_CLK，綜合沒有問題，布線的時候出錯了，說明程序應該沒有問題，可能是管腳分配的錯誤。我查看了ucf文件，管腳分配沒什么問題啊，當時沒找到原因。
今天早上又調這個程序，根據錯誤信息終于找到了問題所在，always @(posedgeUSB_CLK)，很顯然ise把USB_CLK當做了一個時鐘信號，時鐘信號必須分配到時鐘信號管腳，而實際USB_CLK對應的管腳是一個按鍵輸入信號，所以布線時報錯。解決的方法很簡單，就是在ucf中加入NET"USB_CLK" CLOCK_DEDICATED_ROUTE = FALSE;

ID:331821 · 發(fā)表于 2020-1-26 23:41

你好，（我是初學者），想請教個問題，在always @()括號內的邊沿變化，都會被視為時鐘信號嗎，如果是自定義的RST之類的呢

ID:388929 · 發(fā)表于 2020-2-25 16:18

zhang980823 發(fā)表于 2020-1-26 23:41
你好，（我是初學者），想請教個問題，在always @()括號內的邊沿變化，都會被視為時鐘信號嗎，如果是自定義 ...

我也初學呀，共勉呢

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ise報錯 < NET "USB_CLK" CLOCK_DEDICATED_ROUTE = FALSE

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