Altera公司的Quartus為設(shè)計者提供了多種設(shè)計輸入方法，包括原理圖輸入、狀態(tài)圖輸入、HDL語言描述、網(wǎng)絡(luò)表文件等，所不同的是，Quartus可以在一個工程中同時使用VHDL、Verilog語言輸入。這里詳細介紹原理圖輸入設(shè)計方法。
工具/原料
步驟/方法- 1
這里我們默認您已經(jīng)新建好了工程，在【File】菜單下點擊【New】，即彈出用戶設(shè)計建立向?qū)�，在【New】中選擇【Design Files】-【Block Diagram/Schematic File】原理圖文件輸入
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 步驟閱讀
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建立原理圖設(shè)計文件
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調(diào)用參數(shù)化元件，在繪圖區(qū)雙擊鼠標左鍵，即彈出添加符號元件的窗口
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分別調(diào)用輸入端口“input”和邏輯器件“74138”
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繪圖控制操作，使用縮放工具按鈕后，請切換回按鈕（選擇及畫線工具），才能對繪圖進行編輯。
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從符號庫中調(diào)出需要的輸入、輸出端口，排放整齊
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完成畫線連接操作（鼠標放到端點處，會自動捕捉，按下左鍵拖動到目標處，釋放后即完成一次畫線操作）
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鼠標左鍵雙擊端口名，如圖示74138電路Y7N端所示，直接輸入用戶自定義的名字即可。74138邏輯測試電路原理圖設(shè)計完畢！
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在下拉菜單【Processing】中選擇【Start Compilation】，啟動全程編譯
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全程編譯分析報告：
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選擇Processing/Start Compilation,自動完成分析、排錯、綜合、適配、匯編及時序分析的全過程。
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編譯過程中，錯誤信息通過下方的信息欄指示（紅色字體）。雙擊此信息，可以定位到錯誤所在處，改正后在此進行編譯直至排除所有錯誤；
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編譯成功后，會彈出編譯報告，顯示相關(guān)編譯信息。
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QuartusII的編譯器由一系列處理模塊構(gòu)成；這些模塊負責對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析；
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在這一過程中，將設(shè)計項目適配到FPGA/CPLD目標器件中，同時產(chǎn)生多用途的輸出文件，如功能和時序信息文件，器件編程的目標文件；
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編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，以供設(shè)計者排除，然后產(chǎn)生一個結(jié)構(gòu)化的網(wǎng)表文件表達的電路原理圖文件；
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工程編譯完成后，設(shè)計結(jié)果是否滿足設(shè)計要求，可以通過時序仿真來分析；建立波形矢量文件
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添加引腳節(jié)點，選擇菜單【View】-【Utility Windows】-【Node Finder】命令
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在Filter下選擇“Pins：unassigned”，再單擊“List”，列出引腳端口
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在Nodes Found下方的列表下選擇所列出的端口，將其拖放到波形文件的引腳編輯區(qū)
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設(shè)置仿真時間長度，選擇菜單【Edit】-【End Time】命令，默認為1us，這里將其設(shè)置為100us
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設(shè)置仿真時間周期，選擇菜單【Edit】-【Grid Size…】命令，默認為10ns，由于競爭冒險的存在，在仿真時信號波形和大量毛刺混疊在一起，影響仿真結(jié)果，因此，這里設(shè)置為500ns
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編輯輸入端口信號，使用窗口縮放（左鍵放大，右鍵縮小）把波形縮放到合適程度
啟動時序仿真，在下拉菜單【Processing】中選擇【Start Simulation】，分析波形可見，與74LS138功能真值表一致，結(jié)果正確
END
注意事項- QuartusII通過“工程（Project）”來管理設(shè)計文件，必須為此工程創(chuàng)建一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾；
- 此文件夾名不宜用中文，也最好不要用數(shù)字，應(yīng)放到磁盤上容易找到的地方，不要放在軟件的安裝目錄中；
- 建立完工程文件夾后再進行后續(xù)操作……
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