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PLL Control register (PLLCON - 0xE01FC080) 寄存器位 | 信號名 | 功能 | 復(fù)位值 | 0 | PLLE | PLL使能位，為1時使能PLL功能
| 0 | 1 | PLLC | PLL連接位，為1時將PLL輸出時鐘連接作為處理器時鐘
| 0 | 7:2 | | 保留位
| NA |
PLL Configuration register (PLLCFG - 0xE01FC084) 寄存器位 | 信號名 | 功能 | 復(fù)位值 | 4:0 | MSEL | PLL倍頻系數(shù)
| 0 | 6:5 | PSEL | PLL分頻系數(shù)
| 0 | 7 | | 保留位
| NA |
PLL Status register (PLLSTAT - 0xE01FC088) 寄存器位 | 信號名 | 功能 | 復(fù)位值 | 4:0 | MSEL | 回讀PLL當(dāng)前倍頻系數(shù)
| 0 | 6:5 | PSEL | 回讀PLL當(dāng)前分頻系數(shù)
| 0 | 7 | | 保留位
| NA | 8 | PLLE | 回讀PLL使能位
| 0 | 9 | PLLC | 回讀PLL連接位
| 0 | 10 | PLOCK | 反映PLL鎖存狀態(tài)，為0時PLL未鎖存，為1時PLL鎖存在要求頻率
| 0 | 15:11 | | 保留位
| NA |
PLL modes PLLC | PLLE | 功能 | 0 | 0 | PLL關(guān)閉并且未連接
| 0 | 1 | PLL激活，但未連接�？梢栽�PLOCK置位后被連接
| 1 | 0 | 同00組合
| 1 | 1 | PLL使能且被連接作為控制器時鐘
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PLL Feed register (PLLFEED - 0xE01FC08C) 要使PLLCON和PLLCFG寄存器的當(dāng)前設(shè)置有效，必須先后向PLLFEED寄存器寫入0xAA,0x55（此操作作為PLLCON和PLLCFG設(shè)置信息的鎖存信號，在此鎖存信號到來前PLL當(dāng)前的設(shè)置不一定是PLLCON和PLLCFG寄存器的設(shè)置）。
PLL and Power-down mode Power-down模式自動關(guān)閉并斷開PLL連接，Wake-up后不會自動恢復(fù)PLL設(shè)置，必須軟件重新設(shè)置。 PLL frequency calculation FOSC 來自外部晶振的時鐘頻率 FCCO PLL當(dāng)前控制的晶振頻率 CCLK PLL輸出頻率（也是處理器的時鐘頻率） M PLL 在PLLCFG寄存器中設(shè)置的MSEL倍頻系數(shù)值 P PLL 在PLLCFG寄存器中設(shè)置的PSEL分頻系數(shù)值 CCLK = M × FOSC 或者 CCLK= FCCO / (2 × P) FCCO = CCLK × 2× P 或者 FCCO = FOSC × M × 2 × P FOSC 的頻率范圍是10 MHz 到 25 MHz CCLK 的頻率范圍是10 MHz 到 Fmax FCCO 的頻率范圍是156 MHz 到 320 MHz MSEL | M | 00000 | 1 | 00001 | 2 | 00010 | 3 | …… | …… | 11110 | 31 | 11111 | 32 |
APB divider APB分頻器決定了處理器時鐘（CCLK）和外設(shè)器件時鐘（PCLK）之間的關(guān)系。APB分頻器有兩個作用。
首先，提供APB總線需要的外設(shè)PCLK，以使得它們能夠在ARM處理器選擇的速度工作。為了達(dá)到這個目的，APB總線也許放慢到處理器時鐘的一半或者四分之一。
其次，當(dāng)應(yīng)用中處理器不需要外設(shè)工作時，APB分頻器允許進(jìn)行省電模式。
APBDIV寄存器，R/W，復(fù)位值為0x00，地址為0xE01FC100。
寄存器位 | 信號名 | 取值 | 功能 | 復(fù)位值 | 1:0 | APDIV | 00
| APB總線時鐘為處理器時鐘的1/4
| 00 | 01
| APB總線時鐘和處理器時鐘相同
| 10
| APB總線時鐘為處理器時鐘的1/2
| 11
| 保留
| 7:2 | | | 保留
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