FPGA時鐘管理—PLL和DLL

1291732085_9de50525.jpg (12.82 KB, 下載次數(shù): 72)

下載附件

2016-2-23 01:35 上傳

在 Xilinx 系列 FPGA 產(chǎn)品中，全局時鐘網(wǎng)絡是一種全局布線資源，它可以保證時鐘信號到達各個目標邏輯單元的時延基本相同。其時鐘分配樹結構如圖1所示。

1291732077_3875ae13.jpg (3.46 KB, 下載次數(shù): 55)

下載附件

2016-2-23 01:35 上傳

圖1.Xilinx FPGA全局時鐘分配樹結構

針對不同類型的器件，Xilinx公司提供的全局時鐘網(wǎng)絡在數(shù)量、性能等方面略有區(qū)別，下面以Virtex-4系列芯片為例，簡單介紹FPGA全局時鐘網(wǎng)絡結構。

Virtex- 4系列FPGA利用1.2V、90nm三柵極氧化層技術制造而成，與前一代器件相比，具備靈活的時鐘解決方案，多達80個獨立時鐘與20個數(shù)字時鐘管理器，差分全局時鐘控制技術將歪斜與抖動降至最低。以全銅工藝實現(xiàn)的全局時鐘網(wǎng)絡，加上專用時鐘緩沖與驅動結構，從而可使全局時鐘到達芯片內(nèi)部所有的邏輯可配置單元，且I/O單元以及塊RAM的時延和抖動最小，可滿足高速同步電路對時鐘觸發(fā)沿的苛刻需求。
在FPGA設計中，F(xiàn)PGA全局時鐘路徑需要專用的時鐘緩沖和驅動，具有最小偏移和最大扇出能力，因此最好的時鐘方案是由專用的全局時鐘輸入引腳驅動的單個主時鐘，去鐘控設計項目中的每一個觸發(fā)器。只要可能就應盡量在設計項目中采用全局時鐘，因為對于一個設計項目來說，全局時鐘是最簡單和最可預測的時鐘。

在軟件代碼中，可通過調用原語 IBUFGP來使用全局時鐘。IBUFGP的基本用法是：

IBUFGP U1(.I(clk_in), .O(clk_out));

全局時鐘網(wǎng)絡對FPGA設計性能的影響很大，所以本書在第11章還會更深入、更全面地介紹全局時鐘網(wǎng)絡以及相關使用方法。

DCM模塊的使用

1．DCM模塊的組成和功能介紹
數(shù)字時鐘管理模塊（Digital Clock Manager，DCM）是基于Xilinx的其他系列器件所采用的數(shù)字延遲鎖相環(huán)（DLL，Delay Locked Loop）模塊。在時鐘的管理與控制方面，DCM與DLL相比，功能更強大，使用更靈活。DCM的功能包括消除時鐘的延時、頻率的合成、時鐘相位的調整等系統(tǒng)方面的需求。DCM的主要優(yōu)點在于：①實現(xiàn)零時鐘偏移（Skew），消除時鐘分配延遲，并實現(xiàn)時鐘閉環(huán)控制；②時鐘可以映射到PCB上用于同步外部芯片，這樣就減少了對外部芯片的要求，將芯片內(nèi)外的時鐘控制一體化，以利于系統(tǒng)設計。對于DCM模塊來說，其關鍵參數(shù)為輸入時鐘頻率范圍、輸出時鐘頻率范圍、輸入/輸出時鐘允許抖動范圍等。

DCM共由四部分組成，如圖2所示。其中最底層仍采用成熟的DLL模塊；其次分別為數(shù)字頻率合成器（DFS，Digital Frequency Synthesizer）、數(shù)字移相器（DPS，Digital Phase Shifter）和數(shù)字頻譜擴展器（DSS，Digital Spread Spectrum）。不同的芯片模塊的DCM輸入頻率范圍是不同的，例如：。

1291732082_7d9bec53.jpg (7.25 KB, 下載次數(shù): 76)

下載附件

2016-2-23 01:35 上傳

圖2 DCM功能塊和相應的信號

1）DLL模塊

DLL 主要由一個延時線和控制邏輯組成。延時線對時鐘輸入端CLKIN產(chǎn)生一個延時，時鐘分布網(wǎng)線將該時鐘分配到器件內(nèi)的各個寄存器和時鐘反饋端CLKFB；控制邏輯在反饋時鐘到達時采樣輸入時鐘以調整二者之間的偏差，實現(xiàn)輸入和輸出的零延時，如圖3所示。具體工作原理是：控制邏輯在比較輸入時鐘和反饋時鐘的偏差后，調整延時線參數(shù)，在輸入時鐘后不停地插入延時，直到輸入時鐘和反饋時鐘的上升沿同步，鎖定環(huán)路進入“鎖定”狀態(tài)，只要輸入時鐘不發(fā)生變化，輸入時鐘和反饋時鐘就保持同步。DLL可以被用來實現(xiàn)一些電路以完善和簡化系統(tǒng)級設計，如提供零傳播延遲，低時鐘相位差和高級時鐘區(qū)域控制等。

1291732088_277edd6c.jpg (5.18 KB, 下載次數(shù): 71)

下載附件

2016-2-23 01:35 上傳

圖3 DLL簡單模型示意圖

在Xilinx芯片中，典型的DLL標準原型如圖4所示，其管腳分別說明如下：

圖4 Xilinx DLL的典型模型示意圖

CLKIN（源時鐘輸入）：DLL輸入時鐘信號，通常來自IBUFG或BUFG。
CLKFB（反饋時鐘輸入）：DLL時鐘反饋信號，該反饋信號必須源自CLK0或CLK2X，并通過IBUFG或BUFG相連。
RST（復位）：控制DLL的初始化，通常接地。
CLK0（同頻信號輸出）：與CLKIN無相位偏移；CLK90與CLKIN 有90度相位偏移；CLK180與CLKIN 有180度相位偏移；CLK270與CL KIN有270度相位偏移。
CLKDV（分頻輸出）：DLL輸出時鐘信號，是CLKIN的分頻時鐘信號。DLL支持的分頻系數(shù)為1.5，2，2.5，3，4，5，8 和16。
CLK2X（兩倍信號輸出）：CLKIN的2倍頻時鐘信號。
LOCKED（輸出鎖存）：為了完成鎖存，DLL可能要檢測上千個時鐘周期。當DLL完成鎖存之后，LOCKED有效。

在FPGA 設計中，消除時鐘的傳輸延遲，實現(xiàn)高扇出最簡單的方法就是用DLL，把CLK0 與CLKFB相連即可。利用一個DLL可以實現(xiàn)2倍頻輸出，如圖5所示。利用兩個DLL 就可以實現(xiàn)4倍頻輸出，如圖6所示。

圖5 Xilinx DLL 2倍頻典型模型示意圖

圖6 Xilinx DLL 4倍頻典型模型示意圖

2）數(shù)字頻率合成器

DFS 可以為系統(tǒng)產(chǎn)生豐富的頻率合成時鐘信號，輸出信號為CLKFB和CLKFX180，可提供輸入時鐘頻率分數(shù)倍或整數(shù)倍的時鐘輸出頻率方案，輸出頻率范圍為 1.5～320 MHz（不同芯片的輸出頻率范圍是不同的）。這些頻率基于用戶自定義的兩個整數(shù)比值，一個是乘因子（CLKFX_ MULTIPLY），另外一個是除因子（CLKFX_ DIVIDE），輸入頻率和輸出頻率之間的關系為：

比如取CLKFX_MULTIPLY = 3，CLKFX_DIVIDE = 1，PCB上源時鐘為100 MHz，通過DCM 3倍頻后，就能驅動時鐘頻率在300 MHz的FPGA，從而減少了板上的時鐘路徑，簡化板子的設計，提供更好的信號完整性。

3） 數(shù)字移相器

DCM 具有移動時鐘信號相位的能力，因此能夠調整I/O信號的建立和保持時間，能支持對其輸出時鐘進行0度、90度、180度、270度的相移粗調和相移細調。其中，相移細調對相位的控制可以達到1%輸入時鐘周期的精度（或者50 ps），并且具有補償電壓和溫度漂移的動態(tài)相位調節(jié)能力。對DCM輸出時鐘的相位調整需要通過屬性控制PHASE_SHIFT來設置。PS設置范圍為 -255到+255，比如輸入時鐘為200 MHz，需要將輸出時鐘調整+ 0.9 ns的話，PS =（0.9ns/ 5ns）?56 = 46。如果PHASE_ SHIFT值是一個負數(shù)，則表示時鐘輸出應該相對于CLKIN向后進行相位移動；如果PHASE_SHIFT是一個正值，則表示時鐘輸出應該相對于 CLKIN向前進行相位移動。

移相用法的原理圖與倍頻用法的原理圖很類似，只用把CLK2X輸出端的輸出緩存移到CLK90、CLK180或者CLK270端即可。利用原時鐘和移相時鐘與計數(shù)器相配合也可以產(chǎn)生相應的倍頻。

4） 數(shù)字頻譜合成器

Xilinx 公司第一個提出利用創(chuàng)新的擴頻時鐘技術來減少電磁干擾（EMI）噪聲輻射的可編程解決方案。最先在FPGA中實現(xiàn)電磁兼容的EMIControl技術，是利用數(shù)字擴頻技術（DSS）通過擴展輸出時鐘頻率的頻譜來降低電磁干擾，減少用戶在電磁屏蔽上的投資。數(shù)字擴頻（DSS）技術通過展寬輸出時鐘的頻譜，來減少EMI和達到FCC要求。這一特點使設計者可極大地降低系統(tǒng)成本，使電路板重新設計的可能性降到最小，并不再需要昂貴的屏蔽，從而縮短了設計周期。