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a) Synplify Pro 解決方案
隨著FPGA的容量已經(jīng)超過了數(shù)百門的范圍，并且速度也超過了200MHz，對工具的要求也隨之增長。Synplify Pro定位于復(fù)雜可編程邏輯設(shè)計(jì)，可以使你輕松的提高復(fù)雜FPGA設(shè)計(jì)的性能，節(jié)約開發(fā)時(shí)間。這個(gè)工具還具有一些功能能夠幫助開發(fā)組管理復(fù)雜的開發(fā)項(xiàng)目，以達(dá)到最佳的結(jié)果。
b) BEST算法的特點(diǎn)
Synopsys的FPGA產(chǎn)品都是基于BEST（Behavior Extracting Synthesis Technology）算法。BEST算法使Synplify Pro把高密度的FPGA設(shè)計(jì)的性能達(dá)到極限，同時(shí)芯片邏輯資源的效率也會(huì)達(dá)到最優(yōu)。這些都會(huì)在很短的編譯時(shí)間內(nèi)完成，比傳統(tǒng)的工具快很多。
c) 約束的控制
Synopsys的FPGA圖形化的約束編輯器SCOPE（Synthesis Constraints Optimization Environment），提供了一個(gè)友好的約束編輯環(huán)境，允許對特定的設(shè)計(jì)做多套的約束�？梢杂枚嗵准s束來控制clock、register、I/O、multicycle path、false path等設(shè)置來控制綜合及布局/布線。
d) HDL Analyst環(huán)境
Synplify Pro的HDL Analyst可以提供很強(qiáng)大的RTL圖形分析和調(diào)試環(huán)境。
e) 有限狀態(tài)機(jī)的實(shí)現(xiàn)
Synplify Pro可以自動(dòng)的找到您設(shè)計(jì)中的有限狀態(tài)機(jī)。它可以根據(jù)您的約束對有限狀態(tài)機(jī)的不同編碼方式做評估并找出最佳的編碼。FSM Compiler可以產(chǎn)生有限狀態(tài)機(jī)的示意圖，使查看結(jié)果更方便，并且可以交叉標(biāo)識回源代碼。
f) RTL源代碼，RTL視圖以及Technology視圖之間的交互
g) 自動(dòng)Retiming
Synplify Pro集成了一個(gè)優(yōu)秀的功能，它可以自動(dòng)地通過移動(dòng)組合邏輯之間的寄存器來平衡延時(shí)，使用retiming技術(shù)最多可以提高電路性能高達(dá)25%。
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