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74LS160計(jì)數(shù)器功能模塊

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樓主
ID:112613 發(fā)表于 2016-11-25 23:00 | 只看該作者 |只看大圖 回帖獎(jiǎng)勵(lì) |倒序?yàn)g覽 |閱讀模式
本帖最后由 WeTiGY 于 2016-11-25 23:13 編輯

實(shí)驗(yàn)五  74LS160計(jì)數(shù)器功能模塊
一、實(shí)驗(yàn)?zāi)康?/font>
1、學(xué)會(huì)用HDL語(yǔ)言設(shè)計(jì)時(shí)序電路；
2、用HDL語(yǔ)言設(shè)計(jì)74LS160計(jì)數(shù)器功能模塊。
二、硬件需求
    EDA/SOPC實(shí)驗(yàn)箱一臺(tái)。
三、實(shí)驗(yàn)原理
計(jì)數(shù)器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計(jì)都需要用到計(jì)數(shù)器。一般計(jì)數(shù)器可以分為兩類(lèi)：加法計(jì)數(shù)器和減法計(jì)數(shù)器。加法計(jì)數(shù)器每來(lái)一個(gè)脈沖計(jì)數(shù)值加1；減法計(jì)數(shù)器每來(lái)一個(gè)脈沖計(jì)數(shù)值減1。
下面將通過(guò)模仿中規(guī)模集成電路74LS160的功能，用HDL語(yǔ)言設(shè)計(jì)一個(gè)十進(jìn)制可預(yù)置計(jì)數(shù)器。74LS160共有一個(gè)時(shí)鐘輸入端CLK，一個(gè)清除輸入端CLR，兩個(gè)計(jì)數(shù)允許信號(hào)P和T，4個(gè)可預(yù)置數(shù)據(jù)輸入端D、C、B、A，一個(gè)置位允許端LOAD，4個(gè)計(jì)數(shù)輸出端QD、QC、QB、QA，一個(gè)進(jìn)位輸出端RC，其工作模式及時(shí)序圖如下表和圖2-14所示。
  
功能
  
輸入
輸出
操作
CLR
CLK
P
T
LOAD
QD、QC、QB、QA
復(fù)位
L
X
X
X
X
L、L、L、L
預(yù)置
H
↑
X
X
L
D、C、B、A
計(jì)數(shù)
H
↑
H
H
H
+1
保持
H
X
L
X
H
QD、QC、QB、QA
保持
H
X
X
L
H
QD、QC、QB、QA
注：進(jìn)位輸出端RC=Q3&!Q2&!Q1&Q0&T
四、實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)要完成的任務(wù)就是實(shí)現(xiàn)中規(guī)模集成電路74LS160的功能，觀察其工作時(shí)序，并下載到芯片中觀察其實(shí)際工作過(guò)程。實(shí)驗(yàn)時(shí)為了便于觀察，需經(jīng)分頻得到1Hz時(shí)鐘，用撥擋開(kāi)關(guān)的SW1A～SW4A作為計(jì)數(shù)器的輸入D，按鍵F3和F4作為計(jì)數(shù)器的控制允許P和T信號(hào)，F(xiàn)2作為清除輸入CLR，用按鍵開(kāi)關(guān)模塊的F1作為L(zhǎng)OAD信號(hào)（注意：由于計(jì)數(shù)器采用的是1Hz時(shí)鐘，而裝載數(shù)據(jù)是在時(shí)鐘信號(hào)的上升沿作用下進(jìn)行，所以要想正確的加載預(yù)制數(shù)據(jù)，F1按鍵必須按住至少1s以上才可以），用七段數(shù)碼管模塊中的某一位作為計(jì)數(shù)器的輸出Q指示，用led8作為計(jì)數(shù)器的輸出翻轉(zhuǎn)信號(hào)RC指示。
第一個(gè)是分頻模塊：
  1. module divider_module
  2. (
  3.        CLK,f_Out
  4. );

  6.        input CLK;
  7.        output f_Out;
  8.    

  10.        parameter T1s=26'd50_000_000;
  11.        reg [25:0]Count1;
  12.    
  13.       always @ ( posedge CLK )
  14.                  if( Count1 == T1s)
  15.                       Count1 <= 26'd0;
  16.                 else
  17.                       Count1 <= Count1 + 1'b1;
  18.         
  19.        reg rf_Out;        
  20.        always @ ( posedge CLK )
  21.                    if( Count1 >= 26'd0 && Count1 <= 26'd25_000_000)
  22.                         rf_Out <= 1'b0;
  23.                   else
  24.                         rf_Out <= 1'b1;     
  25.       assign f_Out = rf_Out;

  27. endmodule
復(fù)制代碼


第二個(gè)是數(shù)碼管模塊：
  1. module hex_module
  2. (
  3.    f_Out,hex,Q
  4. );
  5.    input  f_Out;
  6.    input  [3:0] Q;
  7.    output [6:0] hex;
  8.    
  9.    reg [6:0] rhex;
  10.    always@(posedge f_Out)
  11.         begin
  12.            case(Q)
  13.                  4'd0 :  rhex<=7'b0000001;    //0
  14.                  4'd1 :  rhex<=7'b1111001;    //1
  15.                  4'd2 :  rhex<=7'b0010010;    //2
  16.                  4'd3 :  rhex<=7'b0000011;    //3
  17.                  4'd4 :  rhex<=7'b1001100;    //4
  18.                  4'd5 :  rhex<=7'b0100100;    //5
  19.                  4'd6 :  rhex<=7'b0100000;    //6
  20.                  4'd7 :  rhex<=7'b0001111;    //7
  21.                  4'd8 :  rhex<=7'b0000000;    //8
  22.                  4'd9 :  rhex<=7'b0000100;    //9
  23.                  
  24.                default:  rhex<=7'b0110110;    //F
  25.            endcase
  26.          end
  27.    assign hex=rhex;

  29. endmodule
復(fù)制代碼
第三個(gè)是計(jì)數(shù)模塊：
  1. module count_module
  2. (
  3.    f_Out,RSTn,P,T,LOAD,D,Q,RC
  4. );
  5.    input  f_Out,RSTn,P,T,LOAD;
  6.         input  [3:0] D;
  7.         output [3:0] Q;
  8.         output RC;
  9.        
  10.    reg [3:0] Q;
  11.         reg RC;
  12.         always@(posedge f_Out or negedge RSTn)
  13.               if(!RSTn)
  14.                            Q<=4'd0;
  15.                         else if(!LOAD)
  16.                            Q<=D;
  17.                         else if(P&T)
  18.                            begin

  20.                                             if(Q<4'd9)
  21.                                                     begin
  22.                                                     Q<=Q+1'b1;
  23.                                                          RC<=1'b0;
  24.                                                          end
  25.                                                   else
  26.                                                     begin
  27.                                                          Q<=4'd0;
  28.                                                          RC<=1'b1;
  29.                                                          end                                         
  30.                                 end
  31.                         else
  32.                            Q<=4'd0;
  33.                                
  34. endmodule
復(fù)制代碼


第四個(gè)是頂層模塊：
  1. module top_module
  2. (
  3.    CLK,RSTn,P,T,LOAD,D,RC,hex
  4. );
  5.    input  CLK,RSTn,P,T,LOAD;
  6.         input  [3:0] D;
  7.         output [6:0] hex;
  8.         output RC;
  9.         
  10.    wire f_out;
  11.         divider_module u1
  12.         (
  13.           .CLK(CLK),
  14.           .f_Out(f_Out)
  15.         );
  16.         wire [3:0] Q;
  17.         count_module u2
  18.         (
  19.           .f_Out(f_Out),
  20.           .RSTn(RSTn),
  21.           .P(P),
  22.           .T(T),
  23.           .LOAD(LOAD),
  24.           .D(D),
  25.           .RC(RC),
  26.           .Q(Q)
  27.         );
  28.         
  29.         hex_module u3
  30.         (
  31.           .f_Out(f_Out),
  32.           .Q(Q),
  33.           .hex(hex)
  34.         );
  35.         
  36.         

  38. endmodule        
復(fù)制代碼

注：使用20分頻仿真

仿真圖：


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ID:646928 發(fā)表于 2019-12-30 01:01 來(lái)自手機(jī) | 只看該作者
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