基于FPGA的搶答器包含源碼、演示、文檔

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發(fā)布時間: 2020-1-2 21:03

設(shè)計要求：根據(jù)所學知識和試驗板的資源，使用Verilog HDL語言設(shè)計一個四路搶答器。搶答器可供四組搶答，且有鑒別第一信號和鎖存功能，主持人按下復(fù)位鍵后開始搶答，并在數(shù)碼管顯示10秒的倒計時，當有人搶答時，數(shù)碼 ...

回復(fù)

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