基于FPGA籃球計(jì)時(shí)器的實(shí)現(xiàn)

ID:376537 · 發(fā)表于 2018-7-21 12:19

大一時(shí)候做的數(shù)字電路實(shí)驗(yàn)的課程設(shè)計(jì)，主要完成一個(gè)簡(jiǎn)單籃球計(jì)時(shí)器
主要功能有:

（1）實(shí)現(xiàn)24s倒計(jì)時(shí)計(jì)時(shí)精度0.1的功能；

（2）分別有開始、暫停、進(jìn)球、犯規(guī)等操作系統(tǒng)；

（3）倒計(jì)10s時(shí)數(shù)碼管閃爍計(jì)時(shí)，計(jì)時(shí)結(jié)束聲光提示；

（4）記錄雙方犯規(guī)次數(shù)，任一方滿6提示罰球；

運(yùn)行結(jié)果展示：呃呃圖倒了。。

原理圖：

附上verilog源代碼：

附錄1.1（主24秒計(jì)時(shí)器設(shè)計(jì)）：
module Design(start,E,F,G,CE,Q1,Q,Q2,H,L,A,B,clk,a,b);
input start,clk,CE,a,b,E;
output reg[3:0] Q1;
output reg[4:0] Q;
output reg[3:0] Q2;
output reg[3:0] L;
output reg[2:0] A,B;
output wire F,G,H;
wire g,CR1,CR2;
reg k;
assign F=(Q<5'b01010);//倒計(jì)時(shí)小于10s后開始閃爍
assign G=((Q==5'b00000)&(L==4'b0000));//倒計(jì)時(shí)為0時(shí)開始聲光提示
assign H=((A==3'b110)|(B==3'b110));//分?jǐn)?shù)為6時(shí)開始提示罰球
assign CR1=((A==3'b110)|(B==3'b110)|(CE==1)|a==1|((b==1)&(Q>5'b01110)));//復(fù)位24秒
assign CR2=((b==1)&(Q<=5'b01110));//復(fù)位14秒
always @ (posedge clk)
if(!start)
begin Q=5'b11000;Q1=4;Q2=2;L=3'b000;A=0;B=0;k=0; end//是否開始計(jì)數(shù)使能端
else
begin
if(G==1);//聲光提示
else
begin
if(g==0&E==0&CR1==0&CR2==0)
begin
if(L==4'b0000)
begin Q=Q-5'b00001;L=4'b1001; end
else if(L>4'b0000)
begin L=L-4'b0001;k=0; end
if(Q<10)
begin Q1=Q;Q2=0; end
else if(Q>9&Q<20)
begin Q1=Q-10;Q2=1; end
else if(Q>19)
begin Q1=Q-20;Q2=2; end
//正常情況下計(jì)數(shù)
end
else if(g==0&E==0&CR1==1)
begin Q=5'b11000;L=4'b0000;Q2=2;Q1=4; end//復(fù)位24秒
else if(g==0&E==0&CR2==1)
begin Q=5'b01110;L=4'b0000;Q2=2;Q1=4; end//復(fù)位14秒
if(a==1)
begin A<=A+3'b001-k;k=1; end
if(b==1)
begin B<=B+3'b001-k;k=1; end
end
end
endmodule