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2017-6-11 14:50 上傳
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在FPGA 中，基于下面的程序，理解如下：在這個程序里檢測按鍵是否按下的方法是脈沖邊沿檢法。第一次檢測到后，啟動20ms計數(shù)器，時間到后再檢測。這里的檢測方法跟脈沖邊沿檢測法有異曲同工之處，FPGA過20ms檢測按鍵是否按下，存儲檢測到的值，并且按位取反與前一個20ms檢測的值相與，得到一個值，如果為1，則判斷按鍵按下，否則則無按下。 FPGA按鍵的理解示意圖 其中key_an寄存器的功能是檢測第一次的“按下”，是cnt的啟動標(biāo)志位。通過也能濾除干擾信號。led_ctrl是確實有按鍵按下的信號，維持一個時鐘周期。
`timescale 1ns/1ns module sw_xiaodou( clk, rst_n, sw1_n, sw2_n, sw3_n, sw4_n, //output led_d1, led_d2, led_d3， led_d4 ); input clk; //主時鐘信號50MHz input rst_n; //復(fù)位信號低有效。可將其綁為開關(guān)開關(guān)撥下有效。 input sw1_n,sw2_n,sw3_n，Sw4_n; //三個獨立按鍵低表示按下 output led_d1,led_d2,led_d3,led_d4; //發(fā)光二極管分別由按鍵控制
// ----------------------------------------------------------------
reg[3:0] key_rst;
always @(posedge clk or negedge rst_n)
if (!rst_n) key_rst <= 4'b1111;
else key_rst <= {sw4_n,sw3_n,sw2_n,sw1_n};
reg[3:0] key_rst_r; //每個時鐘周期的上升沿將low_sw信號鎖存到low_sw_r中
always @ ( posedge clk or negedge rst_n )
if (!rst_n) key_rst_r <= 4'b1111;
else key_rst_r <= key_rst;
//當(dāng)寄存器key_rst由1變?yōu)?/font>0時，key_an的值變?yōu)楦�，維持一個時鐘周期
wire[3:0] key_an = key_rst_r & ( ~key_rst); //檢測到按下的第一次（cnt的啟動信號）
reg [19:0] cnt; //計數(shù)寄存器 always @ (posedge clk or negedge rst_n)/*always塊 clk時鐘的上升沿 和rst_n復(fù)位信號的下降沿觸發(fā)執(zhí)行*/ if (!rst_n) /*異步復(fù)位rst_n為低電平即rst_n為高電平時。*/ cnt <= 20'd0;/*cnt付初值為0*/ else if(key_an) cnt <=20'd0; else cnt <= cnt + 1'b1;/*cnt計數(shù)器自加1*/
reg [3:0] low_sw; always @(posedge clk or negedge rst_n)/*同上一個always*/ if (!rst_n) low_sw <= 4'b1111;/*賦初值為1111*/ else if (cnt == 20'hfffff) /*滿20ms將按鍵值鎖存到寄存器low_sw 中20‘hfffff=’d1048575 t=1/48000000*1048575=0.021s*/ low_sw <= {sw4_n,sw3_n,sw2_n,sw1_n};/*將按鍵sw3_n.sw2_n,sw1_n,用位拼 接符{ }拼接為一個三位的數(shù)傳給low_sw*/
// ---------------------------------------------------------------------------
reg [3:0] low_sw_r; /*每個時鐘周期的上升沿將low_sw信號鎖存到low_sw_r中*/ always @ ( posedge clk or negedge rst_n ) if (!rst_n) low_sw_r <= 4'b1111;/*初值為1111*/ else low_sw_r <= low_sw;
/*當(dāng)寄存器low_sw由1變?yōu)?/font>0時led_ctrl的值變?yōu)楦擢┚S持一個時鐘周期 */ wire [3:0] led_ctrl = low_sw_r[3:0] & ( ~low_sw[3:0]);/*找出變化的鍵存到led_ctrl中*/
reg d1; reg d2; reg d3; reg d4; always @ (posedge clk or negedge rst_n) if (!rst_n) begin d1 <= 1'b0; d2 <= 1'b0; d3 <= 1'b0; d4 <= 1'b0; end else begin //某個按鍵值變化時LED將做亮滅翻轉(zhuǎn) if ( led_ctrl[0] ) d1 <= ~d1; if ( led_ctrl[1] ) d2 <= ~d2; if ( led_ctrl[2] ) d3 <= ~d3; if ( led_ctrl[3] ) d4<= ~d4; end
assign led_d4 = d1 ? 1'b1 : 1'b0; //LED翻轉(zhuǎn)輸出 assign led_d3 = d2 ? 1'b1 : 1'b0; assign led_d2 = d3 ? 1'b1 : 1'b0; assign led_d1 = d4 ? 1'b1 : 1'b0; endmodule
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