verilog中`timescale的定義與作用

ID:105323 · 發(fā)表于 2016-2-23 17:45

`timescale是VerilogHDL 中的一種時(shí)間尺度預(yù)編譯指令，它用來定義模塊的仿真時(shí)的時(shí)間單位和時(shí)間精度。格式如下：
`timescale  仿真時(shí)間單位/時(shí)間精度
注意：用于說明仿真時(shí)間單位和時(shí)間精度的數(shù)字只能是1、10、100，不能為其它的數(shù)字。而且，時(shí)間精度要比時(shí)間單位小。最多兩個(gè)一樣大。比如：下面定義都是對的：
`timescale 1ns/1ps
`timescale 100ns/100ns
下面的定義是錯(cuò)的：
`timescale  1ps/1ns

時(shí)間精度就是模塊仿真時(shí)間和延時(shí)的精確程序，比如：定義時(shí)間精度為10ns，那么時(shí)中所有的延時(shí)至多能精確到10ns，而8ns或者18ns是不可能做到的。下面舉個(gè)簡單的例子說明一下：
`timescale 100ns / 10ns
module muti_delay( din, dout1 );
input          din;
output       dout1;
wire          din;

reg          dout1;
always       @(din)
#3.14    dout1 = din;
endmodule
我們可以看到，本意是要延時(shí)100*3.14=314ns后將din 的值賦給dout1，但是它在310ns 的時(shí)候就賦值了，為什么呢？這就是時(shí)間精度的問題了。時(shí)間精度定義為10ns，因此不能精確到4ns，經(jīng)過四舍五入后，“#3.14”變成了“#3.1”。當(dāng)然就是在310ns的時(shí)候賦值了！

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