一些VHDL的基礎(chǔ)知識，講述了VHDL的基本結(jié)構(gòu)已經(jīng)開發(fā)的方法，是一個(gè)很詳細(xì)很好的ppt課件，里面有大量的開發(fā)實(shí)例，圖文并茂.
VHDL程序：
程序包：定義在設(shè)計(jì)結(jié)構(gòu)體和實(shí)體中將用到的常數(shù)、 數(shù)據(jù)類型、子程序和設(shè)計(jì)好的電路單元等。 實(shí)體： 設(shè)計(jì)系統(tǒng)單元所需要的輸入輸出端口信息。
結(jié)構(gòu)體：描述電路單元具體的內(nèi)部結(jié)構(gòu)和邏輯功能。
1、信號分外部端口信號和內(nèi)部信號，外部端口信號不需說明，
可直接使用。內(nèi)部信號賦值前必須定義。
2、信號的使用和定義范圍是實(shí)體、結(jié)構(gòu)體和程序包。
3、信號不能在進(jìn)程和子程序中定義，但可在進(jìn)程中賦值。
4、信號在進(jìn)程外賦值是并行執(zhí)行的，不允許同一信號有多個(gè)驅(qū)
動(dòng)源，在進(jìn)程中信號賦值順序執(zhí)行，進(jìn)程被激活后，在進(jìn)程結(jié)束
時(shí)才賦新值，最后一次賦值有效。
5、信號所賦值的數(shù)據(jù)類型必須與定義的數(shù)據(jù)類型一致。
信號（SIGNAL）和變量（VARIABLE）的區(qū)別：
1、信號賦值有延時(shí)，變量賦值沒有時(shí)間延時(shí)。
2、進(jìn)程對信號敏感而對變量不敏感。
3、信號的功能可以保存變化的數(shù)據(jù)和連接子元件。
4、信號賦值<=;變量賦值：=
5、信號可以是多個(gè)進(jìn)程間的全局信號，變量存在于定義它的進(jìn)程中（局部）.
完整的pdf格式文檔51黑下載地址（共127頁）：
第2章 VHDL硬件描述語言.rar
(2.49 MB, 下載次數(shù): 98)
2017-6-4 22:13 上傳
點(diǎn)擊文件名下載附件
| 
