如何使用Libero IDE編寫Verilog模塊，并驗證語法錯誤，最后綜合，然后查看綜合后的電路？

2.出來MSS配置控制器可以不用管它，如果需要配置也行，但是我們這里需要。我們將其關(guān)閉。

3. 打開Project Flow里的HDL Editor，如圖一

 4. 選擇Verilog source，輸入模塊名稱。點擊“OK”

 5. 編輯你的Verilog模塊，完成后檢查語法錯誤：右擊->check HDL file

有錯誤修改，沒錯誤保存。 

6. 保存之后再Libero IDE左邊的“Design Explorer”里會出現(xiàn)剛剛編寫的Verilog模塊目錄。選中它，右擊出現(xiàn)快捷對話框，選中“Set As Root”，即將其作為頂層文件，你會發(fā)現(xiàn)這條目錄變成黑體。 

 7. 這時點擊“Project Flow”中的Synthesis，即綜合。等Synplify Pro 打開之后啥都不用改，點擊Run。

 8. 綜合沒有錯誤。這個時候我們就可以查看“RTL View”（下圖左邊按鈕）和“Technology View”（下圖右邊按鈕）。