setup：在時(shí)鐘到來之前，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。（Tlogic_min+Tclock_q_min >Tskew+Thold)(Tskew考慮時(shí)鐘樹向前偏斜的情況）
hold：在時(shí)鐘到來之后，數(shù)據(jù)保持穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。（Tclock>Tclock_q_max+Tlogic_max+Tseup+Tskew)(Tskew考慮時(shí)鐘樹向后偏斜的情況)
降頻一般是可以解決setup violation的，但是如果出現(xiàn)hold violation, 如果負(fù)slack的值比較大，一般要修改設(shè)計(jì)或約束，如果負(fù)slack值較小，可以在P&R階段通過insert buffer 來fix掉
在POST Sim或者STA時(shí)，用Worst Case下的延遲計(jì)算Setup。用Best Case下的最小延時(shí)計(jì)算Hold。
Worst Case：低電壓，高溫。
Best Case：高電壓，低溫。
在選擇工藝庫的時(shí)候，首先，要考慮時(shí)序，就是說要考慮選擇的元器件的Worst Case下，要能夠滿足時(shí)序要求。再次，在考慮低功耗。特別是對Memory的選擇。
recovery：有些類似于setup檢查，是指撤銷復(fù)位時(shí)，rst變到非復(fù)位狀態(tài)的電平必須在clk之前一定的時(shí)間到來，可以保證clk在采樣時(shí)，DFF處于非復(fù)位狀態(tài)
removal：有些類似與hold檢查，但又不完全相同，它是指復(fù)位時(shí)，rst在clk到來之后還需要維持的時(shí)間，否則會(huì)出現(xiàn)復(fù)位不成功
clock skew：clock在不同時(shí)序器件clk腳上的時(shí)間差異叫做clock skew
clock uncertainty：clock在時(shí)序器件clk腳上的不確定性，包括clock jitter和clock skew兩部分的總和.
clock transition：clock信號的skew時(shí)間。分為上升沿時(shí)間和下降沿時(shí)間。
clock gating：指門控時(shí)鐘。由于低功耗的要求，有些模塊會(huì)停止工作。通過停掉clock減少這些模塊的耗電.
clock jitter：clock源是芯片外部管腳引入或是內(nèi)部PLL產(chǎn)生的。clock的每個(gè)周期時(shí)間都會(huì)有微小的偏差，這種偏差叫做clock jitter.
clock latency：clock源到時(shí)序器件的clk腳的延遲叫做clock latency.
clock tree：從一個(gè)clock源出發(fā)，clock網(wǎng)絡(luò)經(jīng)過多級buffer，到達(dá)每個(gè)時(shí)序器件的clk腳。為了保證從clock源到每個(gè)器件clk腳的延時(shí)相差不多，clock在布局布線時(shí)做成樹形網(wǎng)絡(luò)結(jié)構(gòu)，叫做clock tree
所謂抖動(dòng)，就是指兩個(gè)時(shí)鐘周期之間存在的差值，這個(gè)誤差是在時(shí)鐘發(fā)生器內(nèi)部產(chǎn)生的，和晶振或者PLL內(nèi)部電路有關(guān)，布線對其沒有影響，如圖1-6-7。除此之外，還有一種由于周期內(nèi)信號的占空比發(fā)生變化而引起的抖動(dòng)，稱之為半周期抖動(dòng)�？偟膩碚f，jitter可以認(rèn)為在時(shí)鐘信號本身在傳輸過程中的一些偶然和不定的變化之總和。