在VHDL中實(shí)現(xiàn)高精度快速除法

引言
在數(shù)字計算中，加、減、乘、除運(yùn)算經(jīng)常使用。在FPGA中，有加、減、乘、除的算法指令，但除法中除數(shù)必須為2的冪，因此無法實(shí)現(xiàn)除數(shù)為任意數(shù)的除法;而二進(jìn)制除法算法中包含了減法、乘法、數(shù)的分解與合成、試商的判斷等多種操作過程。因此，除法運(yùn)算過程非常復(fù)雜，用VHDL編寫除法運(yùn)算很難實(shí)現(xiàn)。因此，作者根據(jù)二進(jìn)制乘法的原理，采用被除數(shù)與除數(shù)的倒數(shù)相乘的方法來實(shí)現(xiàn)二進(jìn)制的除法。

1 十六位二進(jìn)制乘法
二進(jìn)制乘法是通過逐項(xiàng)移位相加原理來實(shí)現(xiàn)的。從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后送入寄存器進(jìn)行累加;若為0，左移后以全零相加。如此往復(fù)，直至被乘數(shù)的最高位。乘法運(yùn)算結(jié)束后，此時累加器中的輸出值即為最后的積。圖1所示為乘法原理框圖。

 
圖1 乘法原理框圖
根據(jù)上述原理，設(shè)計VHDL算法，實(shí)現(xiàn)十六位二進(jìn)制乘法。乘法在一個時鐘周期內(nèi)完成。

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY MULTIPLY IS
PORT(CLK:IN STD_LOGIC;
A:IN STD_LOGIC_VECTOR(15 DOWNTO 0);
//乘數(shù)
B:IN STD_LOGIC_VECTOR(15 DOWNTO 0);
//被乘數(shù)
START:IN STD_LOGIC;
CH：OUT STD_LOGIC_VECTOR(15 DOWNTO 0);
CL:OUT STD_LOGIC_VECTOR(15 DOWNTO O));
END MULTIPLY;
ARCHITECTURE BEHAV OF MULTIPLY IS
SIGNAL L8:STD_LOGIC_VECTOR(15 DOWNTO O);
BEGIN
PROCESS(CLK)
VARIABLE ACC:STD_LOGIC_VECTOR(31 DOWNTO 0);
VARIABLE N:STD_LOGIC_VECTOR(7 DOWNTO 0);
VARIABLE Q:STD_LOGIC_VECTOR(31 DOWNTO O);
VARIABLE MA:STD_LOGIC_VECTOR(31 DOWNTO O);
BEGIN
IF START='1'THEN
IF CLK'EVENT AND CLK='1'THEN
MA(31 DOWNTO 0):="0000000000000000"&A(15
DOWNTO 0);
ACC:="00000000000000000000000000000000";
FOR I IN 0 TO 15 LOOP
FOR JIN 0 TO 31 LOOP
Q(J):=B(I) AND MA(J); //B(I)與MA相"與"
END LOOP;
ACC:=ACC+Q; //累加
MA(31 DOWNTO 0):=MA(30 DOWNTO 0)&MA(31);
//左移
ENDLOOP;
CH<=ACC(31 downto 16); //乘積的高16位
CL<=ACC(15 downto 0); //乘積的低16位
ENDIF;
ENDIF;
END PROCESS;
END BEHAV;

綜合后生成的乘法器宏如圖2所示。

 
圖2二進(jìn)制乘法器

2 二進(jìn)制除法的改進(jìn)
由于在FPGA中實(shí)現(xiàn)二進(jìn)制除法的算法十分復(fù)雜，我們在實(shí)現(xiàn)二進(jìn)制除法時，采取被除數(shù)與除數(shù)的倒數(shù)相乘的方法。因此，在給定除數(shù)的同時必須計算出除數(shù)的倒數(shù)，由于除數(shù)的倒數(shù)是小數(shù)形式(除數(shù)為1時，倒數(shù)為1)，因此我們將此倒數(shù)的小數(shù)部分的16位和整數(shù)部分的最后1位(主要考慮除數(shù)為1時,倒數(shù)的整數(shù)部分為1)記錄成17位二進(jìn)制。這樣可以與被除數(shù)進(jìn)行二進(jìn)制乘法運(yùn)算。乘積的后16位為商的小數(shù)部分。前面為商的整數(shù)部分。
在FPGA中，我們將除數(shù)作為寄存器的地址，其倒數(shù)的小數(shù)部分作為寄存器的內(nèi)容。這樣，再計算除數(shù)的倒數(shù)，就相當(dāng)于一次寄存器的尋址。圖3為改進(jìn)的除法原理框圖。

 
圖3改進(jìn)的除法原理框圖
用VHDL設(shè)計的查表程序如下(它可在一個時鐘周期內(nèi)將除數(shù)B轉(zhuǎn)換成1/B，輸出結(jié)果M的低16位為倒數(shù)的小數(shù)部分，M的第17位為倒數(shù)的整數(shù)部分)：

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY TABLE IS
PORT(
N:IN STD_LOGIC_VECTOR (7 downto 0);
CLK:IN STD_LOGIC;
READ:IN STD_LOGIC;
M:out STD_LOGIC_VECTOR(16 downto 0)//倒數(shù)的
//整數(shù)M(16)和小數(shù)部分M(15:0)
);
END TABLE;
ARCHITECTURE TABLE_ARCH OF TABLE IS
SIGNAL L8:STD_LOGIC_VECTOR(16 DOWNTO 0);
BEGIN
PROCESS(CLK,READ)
IF READ='l'THEN
IF CLK'EVENT AND CLK='l'THEN
WHEN"00000001"=>L8<="10000000000000000";
WHEN"00000010"=>L8<="01000000000000000";
WHEN"00000011"=>L8<="00101010101010101";
WHEN"00000100"=>L8<="00100000000000000";
WHEN"00000101"=>L8<="00011001100110011";
WHEN"00000110"=>L8<="00010101010101010";
WHEN"00000111"=>L8<="00010010010010010";
WHEN"11111001"=>L8<="00000000100000111";
WHEN"11111010"=>L8<="00000000100000110";
WHEN"11111011"=>L8<="00000000100000101";
WHEN"11111100"=>L8<="00000000100000100";
WHEN"11111101"=>L8<="00000000100000011";
WHEN"11111110"=>L8<="00000000100000010";
WHEN"11111111"=>L8<="00000000100000001";
WHEN OTHERS=>L8<="ZZZZZZZZZZZZZZZZZ";
//以上為1-255的倒數(shù)
END CASE;
M<=L8;
ENDIF;
ENDIF;
END PROCESS;
END TABLE_ARCH;

綜合后生成倒數(shù)轉(zhuǎn)換寄存器的宏如圖4所示。

 
圖4除數(shù)轉(zhuǎn)化其倒數(shù)寄存器
用原理圖將上面所生成的宏連接成完整的除法器如圖5所示。其中A[15:0]為被除數(shù)，B[7:0]為除數(shù)，c[31:16]為商的整數(shù)部分，C[15:0]為商的小數(shù)部分。

 
圖5 完整的二進(jìn)制除法器
我們選擇幾對被除數(shù)和除數(shù)進(jìn)行了仿真，其結(jié)果如圖6和表1所示。

 
表1部分仿真結(jié)果
 

結(jié)語
應(yīng)用上述的二進(jìn)制乘法和二進(jìn)制除法，我們解決了工程中所需的乘法和除法運(yùn)算問題。其中除法運(yùn)算的商可以精確到小數(shù)點(diǎn)后面16位，達(dá)到了工程中對運(yùn)算精度的要求。二進(jìn)制乘法可以擴(kuò)展到任意位數(shù)，二進(jìn)制除法中被除數(shù)可以為任意位數(shù)。由于本方法中除數(shù)轉(zhuǎn)換為其倒數(shù)的過程是由作者手工輸入，并作為寄存器的內(nèi)容進(jìn)行存儲的， 因此只考慮了除數(shù)為8位的情況，當(dāng)然，也可以完成更高位的寄存器尋址，但工作量很大。