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全局置頂 隱藏置頂帖 預(yù)覽 關(guān)于整頓無(wú)意義的回帖 attachment  ...23456..32 uid:1 2015-5-22 02:41 1265457112 2025-4-24 16:28
      
預(yù)覽 一個(gè)I2C uvm agent attach_img uid:1149302 2025-4-29 17:23 0667 2025-4-29 17:23
預(yù)覽 基于MIG _IP核的DDR3讀寫(xiě)模型自行搭建仿真平臺(tái) attach_img uid:313887 2025-3-18 11:22 0894 2025-3-18 11:22
預(yù)覽 春節(jié)閑暇，學(xué)習(xí)下GAL16V8編程 attachment uid:137736 2025-2-1 14:10 2732 2025-2-5 18:05
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預(yù)覽 VERILONG串口單秒發(fā)數(shù)據(jù)簡(jiǎn)單實(shí)例 attach_img uid:285416 2024-12-24 10:37 2442 2024-12-26 18:32
預(yù)覽 Verilog 6位數(shù)字頻率計(jì)設(shè)計(jì) AX301 測(cè)量范圍1Hz~999999KHz attach_img agree uid:1140898 2024-12-23 12:17 0433 2024-12-23 12:17
預(yù)覽 fpga入門，接之前成功貼，調(diào)蓄USRT成功及經(jīng)驗(yàn) attach_img agree uid:285416 2024-11-23 15:30 0615 2024-11-23 15:30
預(yù)覽 新手入門成功慶賀帖 attach_img uid:285416 2024-11-10 23:18 1683 2024-11-11 08:43
預(yù)覽 基于狀態(tài)機(jī)和VerilogHDL的學(xué)號(hào)顯示控制電路設(shè)計(jì) attach_img uid:1126666 2024-6-24 01:19 01147 2024-6-24 01:19
預(yù)覽 VHDL語(yǔ)言的倒數(shù)計(jì)時(shí)器-具體思路 attach_img agree uid:1101144 2024-4-6 18:01 11496 2024-6-1 09:03
預(yù)覽 基于fpga的輸入信號(hào)邊沿濾波(上升沿/下降沿)微秒 veilog attach_img uid:467203 2024-1-23 00:56 01159 2024-1-23 00:56
預(yù)覽 FPGA三國(guó)志（大白話介紹FPGA發(fā)展歷程，通俗易懂） attachment agree uid:1093026 2023-9-20 10:36 02044 2023-9-20 10:36
預(yù)覽 這是我采用verilog編寫(xiě)的浮點(diǎn)轉(zhuǎn)定點(diǎn)模塊 attach_img agree uid:1092083 2023-8-28 10:29 11755 2023-9-3 09:17
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