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預(yù)覽 FPGA譯碼器和數(shù)據(jù)選擇器的編程設(shè)計(jì)有原理圖，仿真圖，實(shí)驗(yàn)報(bào)告，源程序 attach_img uid:332350 2018-5-17 18:58 24309 2019-6-21 17:17
預(yù)覽 FPGA頻率計(jì)EDA課程設(shè)計(jì)報(bào)告 attach_img uid:270663 2018-1-3 11:09 16126 2019-6-10 11:27
預(yù)覽 cpld FPGA課件 attach_img uid:556663 2019-6-6 17:05 02021 2019-6-6 17:05
預(yù)覽 搶答器vhdl源程序 attach_img uid:260092 2017-12-11 14:18 23651 2019-6-3 12:13
預(yù)覽 基于FPGA的秒表程序,可用，diamond attach_img agree uid:550608 2019-5-29 21:55 03930 2019-5-29 21:55
預(yù)覽 數(shù)碼管的動(dòng)態(tài)刷新Verilog源程序 attach_img agree uid:546381 2019-5-28 17:15 05153 2019-5-28 17:15
預(yù)覽 基于fsm 0-9計(jì)數(shù)器源程序 attach_img agree uid:548958 2019-5-28 13:17 02673 2019-5-28 13:17
預(yù)覽 VHDL設(shè)計(jì)洗衣機(jī)含暫停和開(kāi)始鍵待機(jī)2秒正轉(zhuǎn)8秒待機(jī)2秒反轉(zhuǎn)8秒待機(jī)2秒循環(huán)3次結(jié)束響鈴 attach_img agree uid:424981 2019-5-27 21:18 03285 2019-5-27 21:18
預(yù)覽 velilog波形發(fā)生器，成功版帶仿真文件，深大，期末作業(yè) 新人帖 attach_img agree uid:114963 2016-4-18 16:57 14950 2019-5-27 19:28
預(yù)覽 Computer Architecture A Quantitative Approach 6th Edition attachment uid:343596 2018-6-2 16:58 13873 2019-5-25 11:21
預(yù)覽 VHDL硬件描述語(yǔ)言的精彩PPT課件下載(共127頁(yè)) 新人帖 attach_img digest uid:207826 2017-6-4 22:14 45199 2019-5-23 12:07
預(yù)覽 Verlog已經(jīng)在CPLD_EPM240調(diào)試OK attachment uid:539601 2019-5-16 10:26 02948 2019-5-16 10:26
預(yù)覽 FPGA 400進(jìn)制 8倍計(jì)數(shù)器代碼 agree uid:537367 2019-5-13 20:35 02653 2019-5-13 20:35
預(yù)覽 Quartus EDA實(shí)驗(yàn)指導(dǎo)書(shū)下載(詳解9個(gè)項(xiàng)目) attach_img agree uid:256455 2017-12-6 16:58 17271 2019-5-7 22:59
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預(yù)覽 有關(guān)FPGA的數(shù)據(jù)采集系統(tǒng) 多篇精彩論文下載 新人帖 attachment uid:193130 2017-4-24 19:55 24025 2019-4-27 11:06
預(yù)覽 FPGA出租車(chē)計(jì)費(fèi)器Verilog語(yǔ)言程序設(shè)計(jì) attach_img uid:443932 2018-12-11 11:31 15003 2019-4-24 15:52
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預(yù)覽 FPGA筆試總結(jié)(存儲(chǔ)模塊的工作原理及區(qū)別 setup time和hold time 理解max，min) attach_img agree uid:421495 2018-11-6 09:08 15397 2019-4-3 12:49
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預(yù)覽 Quartus II 6.0數(shù)碼管程序 attachment agree uid:203072 2018-7-18 21:04 24660 2019-1-11 15:09
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