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預(yù)覽 基于Altera Cyclone EP IV的VHDL語(yǔ)言開(kāi)發(fā)的智能鬧鐘設(shè)計(jì) attach_img agree uid:378929 2019-1-12 12:23 34735 2019-12-5 21:26
預(yù)覽 四人搶答器VHDL編寫(xiě)程序控制Quartus II attachment agree uid:422604 2019-11-27 08:49 03371 2019-11-27 08:49
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預(yù)覽 基于quartus 2 9.0c 軟件的MIPS指令集16位CPU設(shè)計(jì) attach_img agree uid:505284 2019-11-20 12:20 03782 2019-11-20 12:20
預(yù)覽 EDA半加器與全加器vhdl編寫(xiě) attachment uid:422604 2019-11-18 11:14 03269 2019-11-18 11:14
預(yù)覽 基于FPGA的加減法計(jì)數(shù)器的系統(tǒng)設(shè)計(jì) attach_img agree uid:643646 2019-11-17 15:23 04051 2019-11-17 15:23
預(yù)覽 VHDL| array of integer 賦初值方法 uid:642389 2019-11-15 08:50 04227 2019-11-15 08:50
預(yù)覽 EDA設(shè)計(jì) Quartus在點(diǎn)陣電路上實(shí)現(xiàn)循環(huán)顯示HELLO attach_img agree uid:639016 2019-11-10 10:53 03965 2019-11-10 10:53
預(yù)覽 FPGA Verilog呼吸燈程序 attachment agree uid:471101 2019-11-8 14:26 03233 2019-11-8 14:26
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預(yù)覽 HDMI EDID解讀 uid:104287 2016-1-31 04:31 14064 2019-11-4 09:55
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預(yù)覽 FPGA可編程數(shù)字邏輯電路入門(mén)實(shí)驗(yàn)分享給大家 attachment agree uid:611768 2019-9-15 20:53 14754 2019-10-29 13:21
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