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預(yù)覽 同步FIFO和異步FIFO的Verilog實現(xiàn) uid:105323 2016-2-23 01:19 08825 2016-2-23 01:19
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預(yù)覽 單精度二進(jìn)制數(shù)表示 uid:105323 2016-2-23 01:16 02834 2016-2-23 01:16
預(yù)覽 FPGA基本結(jié)構(gòu) uid:105323 2016-2-23 01:16 02411 2016-2-23 01:16
預(yù)覽 HDL 4.5倍分頻 uid:105323 2016-2-23 01:15 02504 2016-2-23 01:15
預(yù)覽 FPGA時序時序分析中的基本概念 uid:105323 2016-2-23 01:13 04976 2016-2-23 01:13
預(yù)覽 基于FPGA的嵌入式系統(tǒng)設(shè)計思考之一二 agree uid:103513 2016-1-17 03:46 02645 2016-2-8 14:43
預(yù)覽 FPGA工程師面試試題100 uid:104835 2016-2-1 00:30 04203 2016-2-1 00:30
預(yù)覽 FPGA中的亞穩(wěn)態(tài)和異步FIFO的作用 uid:104835 2016-2-1 00:22 02845 2016-2-1 00:22
預(yù)覽 modelsim很好用!!做RTL級仿真比Quartus好用多了!推薦! uid:104287 2016-1-31 23:51 010111 2016-1-31 23:51
預(yù)覽 Libero License 申請 uid:104287 2016-1-31 23:49 03858 2016-1-31 23:49
預(yù)覽 FPGA邏輯綜合 uid:104287 2016-1-31 23:48 03048 2016-1-31 23:48
預(yù)覽 FPGA—LUT 結(jié)構(gòu)介紹 uid:104287 2016-1-31 23:44 05139 2016-1-31 23:44
預(yù)覽 FPGA幾種特殊分頻方式 uid:104287 2016-1-31 23:42 03730 2016-1-31 23:42
預(yù)覽 SCFIFO與DCFIFO功能塊的原理與使用方法 uid:104287 2016-1-31 04:36 06759 2016-1-31 04:36
預(yù)覽 影響FPGA設(shè)計中時鐘因素的探討 uid:104287 2016-1-31 04:30 02631 2016-1-31 04:30
預(yù)覽 HDMI EDID擴(kuò)展字節(jié)(0x80 ~ 0xFF) uid:104287 2016-1-31 04:29 04949 2016-1-31 04:29
預(yù)覽 門控時鐘和時鐘使能的理解 uid:104287 2016-1-31 04:28 011293 2016-1-31 04:28
預(yù)覽 NIOS II 軟核性能標(biāo)準(zhǔn) uid:104287 2016-1-31 04:23 03113 2016-1-31 04:23
預(yù)覽 全局時鐘--復(fù)位設(shè)計 uid:104287 2016-1-31 04:22 03206 2016-1-31 04:22
預(yù)覽 FPGA中亞穩(wěn)態(tài)—讓你無處可逃 uid:104287 2016-1-31 04:20 02848 2016-1-31 04:20
預(yù)覽 嵌入式邏輯分析儀SignalTap II 設(shè)計范例 uid:104287 2016-1-31 04:18 02969 2016-1-31 04:18
預(yù)覽 NIOS II 9.1 SP1中斷問題 uid:104287 2016-1-31 04:17 04470 2016-1-31 04:17
預(yù)覽 quartus6 中文手冊節(jié)選 uid:104287 2016-1-31 03:53 02360 2016-1-31 03:53
預(yù)覽 Altera的時序分析(setup/hold實圖版本) uid:104287 2016-1-31 03:50 03389 2016-1-31 03:50
預(yù)覽 時序約束中 跨時鐘域的時鐘約束 uid:104287 2016-1-31 03:49 03058 2016-1-31 03:49
預(yù)覽 set_false_paths uid:104287 2016-1-31 03:47 02770 2016-1-31 03:47
預(yù)覽 cyclone 2開發(fā)板原理圖和pcb文件下載 attach_img uid:104287 2016-1-30 20:04 04864 2016-1-30 20:04
預(yù)覽 FPGA掃盲之:初學(xué)建議 agree uid:104287 2016-1-30 04:41 03675 2016-1-30 04:41
預(yù)覽 關(guān)于nios,一個高人的一些見解 uid:104287 2016-1-30 04:38 02762 2016-1-30 04:38
預(yù)覽 FPGA學(xué)習(xí)日志 uid:104287 2016-1-30 04:35 12638 2016-1-30 04:35
預(yù)覽 有限狀態(tài)機(jī)設(shè)計的一般步驟 uid:104287 2016-1-30 04:33 05612 2016-1-30 04:33
預(yù)覽 FPGA芯片管腳解釋 uid:104287 2016-1-30 04:32 02712 2016-1-30 04:32
預(yù)覽 Verilog數(shù)字系統(tǒng)設(shè)計 uid:104287 2016-1-30 03:40 03001 2016-1-30 03:40
預(yù)覽 quartusII原理圖輸入設(shè)計詳解攻略 agree uid:104287 2016-1-30 03:30 05772 2016-1-30 03:30
預(yù)覽 Critical Warning: Synopsys Design Constraints File file not found: FPGA中的警告 uid:104126 2016-1-23 00:15 020941 2016-1-23 00:15
預(yù)覽 visio畫程序流程圖 uid:102668 2016-1-16 06:53 05962 2016-1-16 06:53
預(yù)覽 FPGA難學(xué)有四大原因 agree uid:65439 2016-1-12 16:57 03157 2016-1-12 16:57
預(yù)覽 求大神幫忙VHDL的算術(shù)計算器電路設(shè)計 謝謝 新人帖 uid:97511 2015-11-28 22:17 12913 2015-11-29 18:16
預(yù)覽 哪些FPGA的管腳比較少? uid:81283 2015-11-2 13:07 14011 2015-11-3 22:16
預(yù)覽 搞定HDLCompiler:499 line:Illegal operation with real number attach_img uid:91350 2015-11-1 18:03 05226 2015-11-1 18:03
預(yù)覽 FPGA應(yīng)用—按鍵控制led 原理圖+程序+制作詳解 attach_img uid:91350 2015-11-1 17:11 09824 2015-11-1 17:11
預(yù)覽 FPGA應(yīng)用—電子鐘程序+原理圖+制作詳解 attach_img uid:91350 2015-11-1 17:00 06761 2015-11-1 17:00
預(yù)覽 FPGA設(shè)計中的一個小分析 attach_img uid:91350 2015-11-1 16:49 02881 2015-11-1 16:49
預(yù)覽 搞定can,t place multiple pins assigned to pin location pin_101 attach_img uid:91350 2015-11-1 16:03 015502 2015-11-1 16:03
預(yù)覽 在verilog中調(diào)用VHDL模塊 uid:91350 2015-11-1 15:59 07464 2015-11-1 15:59
預(yù)覽 FPGA降低設(shè)計資源的技巧 attach_img uid:91350 2015-11-1 15:32 04256 2015-11-1 15:32
預(yù)覽 邊沿檢測中需要注意的細(xì)節(jié) attach_img uid:91350 2015-10-28 20:44 04536 2015-10-28 20:44
預(yù)覽 TINA中添加器件(適用于有相應(yīng)器件的cir文件的情況) uid:51024 2014-7-30 14:13 110230 2015-7-29 12:40
預(yù)覽 verilog中的initial語句 uid:86860 2015-7-26 02:08 03693 2015-7-26 02:08
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