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預(yù)覽 FPGA學(xué)習(xí)-例解阻塞賦值與非阻塞賦值	uid:108531 2016-3-12 22:34	06498	2016-3-12 22:34
預(yù)覽 FPGA學(xué)習(xí)-按鍵消抖模塊設(shè)計與驗證A	uid:108531 2016-3-12 22:30	08683	2016-3-12 22:30
預(yù)覽 FPGA學(xué)習(xí)–串口發(fā)送模塊與驗證	uid:108531 2016-3-12 22:12	05257	2016-3-12 22:12
預(yù)覽關(guān)于FPGA學(xué)習(xí)過程中的tcl文件與qsf文件	uid:104126 2016-1-23 00:13	15362	2016-3-11 23:43
預(yù)覽 FPGA數(shù)碼管交換顯示報錯	uid:262 2016-3-11 21:11	02642	2016-3-11 21:11
預(yù)覽 Verilog中阻塞賦值和非阻塞賦值的正確使用	uid:72008 2015-1-12 02:10	14333	2016-3-7 22:44
預(yù)覽 SOPC中自定義元件的端口設(shè)置解析	uid:107189 2016-3-4 20:44	04203	2016-3-4 20:44
預(yù)覽 FPGA學(xué)習(xí)之--如何在Quartus II 中調(diào)用Modelsim SE進(jìn)行仿真調(diào)試	uid:105323 2016-3-4 01:29	07298	2016-3-4 01:29
預(yù)覽 FPGA學(xué)習(xí)之引腳分配	uid:105323 2016-3-4 01:28	03843	2016-3-4 01:28
預(yù)覽 FPGA學(xué)習(xí)之嵌入式鎖相環(huán)模塊ALTPLL的配置和調(diào)用	uid:105323 2016-3-4 01:28	06424	2016-3-4 01:28
預(yù)覽 quartus_II無法生成pof文件+CPLD+FPGA+Verilog+HDL	uid:105323 2016-2-23 19:09	04294	2016-2-23 19:09
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